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內容簡介： 本书系统地对Verilog HDL语法和程序设计进行了介绍，明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL中的不同，通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例，较为完整地说明了Verilog HDL在数字集成电路中的使用方法，同时对系统级硬件描述语言System Verilog进行了简要描述。 全书共8章，主要内容包括硬件描述语言和Verilog HDL概述、Verilog HDL的基本语法、Verilog HDL程序设计语句和描述方式、组合电路和时序电路的设计举例、Verilog HDL集成电路测试程序和测试方法、较为复杂的数字电路和系统的设计举例、数字集成电路中Verilog HDL的EDA工具及其使用、System Verilog常用语法和相关设计验证方法等。 本书可作为电子信息类相关专业本科生和研究生的教材，也可作为数字集成电路设计工程师的参考书。

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