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內容簡介：
ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一单内核支持VHDL和Verilog混合仿真的仿真器，它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。本书以ModelSim SE 10.4版软件为平台，由浅入深、循序渐进地介绍ModelSim 10.4软件各部分知识，包括ModelSim 10.4的基础知识、菜单命令、库和工程的建立与管理、Verilog/VHDL文件编译仿真、采用多种方式分析仿真结果，以及与多种软件联合仿真等知识。书中配有大量插图，并结合实例详细地讲解使用ModelSim进行仿真操作的基本知识和方法技巧，配有本书实例操作的视频讲解，读者能够轻松学习。
關於作者：
于斌，本硕就读于哈尔滨工业大学微电子与固体电子学专业，任教于哈尔滨理工大学软件与微电子学院集成电路设计与集成系统专业多年，主讲数字电路、Verilog?HDL语言及计算机组成原理等课程，从事集成电路数字前端设计，主要研究方向为硬件安全和密码芯片相关技术。 谢龙汉，华南理工大学吴贤铭智能工程学院教授、博士生导师。
目錄
目 录第1章 概 述11.1 IC设计与ModelSim21.1.1 IC设计基本流程21.1.2 ModelSim概述31.2 ModelSim应用基本流程51.3 ModelSim基本仿真流程51.3.1 创建一个工作库61.3.2 编译设计文件71.3.3 运行仿真81.3.4 查看结果91.4 ModelSim工程仿真流程91.4.1 创建工程及工程库101.4.2 创建新文件111.4.3 加载设计文件121.4.4 编译源文件131.4.5 运行仿真和查看结果141.4.6 工程调试14第2章 操 作 界 面162.1 整体界面172.2 菜单栏172.2.1 File菜单182.2.2 Edit菜单252.2.3 View菜单282.2.4 Compile菜单292.2.5 Simulate菜单312.2.6 Add菜单342.2.7 Tools菜单342.2.8 Layout菜单402.2.9 Bookmarks菜单402.2.10 Window菜单412.2.11 Help菜单432.3 工具栏432.4 标签区442.5 命令窗口452.6 MDI窗口452.6.1 源文件窗口462.6.2 波形窗口472.6.3 列表窗口482.6.4 数据流窗口482.6.5 属性窗口492.6.6 进程窗口502.6.7 对象窗口502.6.8 存储器窗口512.6.9 原理图窗口512.6.10 观察窗口522.6.11 状态机窗口522.7 界面的设置532.7.1 定制用户界面532.7.2 设置界面参数55第3章 工 程 和 库573.1 ModelSim工程583.1.1 删除原有工程583.1.2 开始一个新工程583.1.3 工程标签603.1.4 工程编译613.1.5 仿真环境配置643.1.6 工程文件组织663.1.7 工程及文件属性设置68实例3-1 工程文件管理733.2 ModelSim库773.2.1 概述783.2.2 库的创建及管理783.2.3 资源库管理813.2.4 导入FPGA的库813.2.5 本节实例83第4章 ModelSim对不同语言的仿真894.1 VHDL仿真904.1.1 VHDL文件编译904.1.2 VHDL设计优化914.1.3 VHDL设计仿真974.1.4 还原点和仿真恢复1024.1.5 TEXTIO的使用103实例4-1 VHDL设计的仿真全过程1054.2 Verilog仿真1104.2.1 Verilog文件编译1104.2.2 Verilog设计优化1124.2.3 Verilog设计仿真1124.2.4 还原点和仿真恢复1184.2.5 单元库1184.2.6 系统任务和系统函数1194.2.7 编译指令121实例4-2 32位浮点乘法器的Verilog仿真过程1224.3 SystemC仿真1274.3.1 概述1274.3.2 SystemC文件的编译和链接1284.3.3 设计仿真和调试1334.3.4 常见错误1354.4 混合语言仿真1374.4.1 编译过程与公共设计库1374.4.2 映射数据类型1394.4.3 VHDL调用Verilog1424.4.4 Verilog调用VHDL1444.4.5 SystemC调用Verilog1444.4.6 Verilog调用SystemC1454.4.7 SystemC调用VHDL1464.4.8 VHDL调用SystemC147第5章 利用ModelSim进行仿真分析1495.1 仿真概述1505.2 WLF文件和虚拟对象1515.2.1 保存仿真状态1515.2.2 Dataset结构1545.2.3 Dataset管理1555.2.4 虚拟对象1575.3 利用波形编辑器产生激励1605.3.1 创建波形1605.3.2 编辑波形1665.3.3 导出激励文件并使用1695.4 ModelSim波形分析1725.4.1 波形窗口和列表窗口1725.4.2 时间标记1745.4.3 窗口的缩放1755.4.4 在窗口中搜索1775.4.5 窗口的格式编排1785.4.6 波形和列表的保存1815.4.7 信号总线1835.4.8 光标操作1835.4.9 其他功能1845.4.10 波形比较1855.5 存储器的查看和操作1915.5.1 存储器的查看1915.5.2 存储数据的导出1935.5.3 存储器初始化1955.5.4 存储器调试1955.6 数据流窗口的使用1965.6.1 概述1965.6.2 设计连通性分析1975.6.3 信号追踪和查找1985.6.4 设置和保存打印2005.6.5 本节实例2015.7 原理图窗口的使用2055.8 状态机窗口的使用2095.9 ModelSim的剖析工具2115.9.1 运行性能剖析和存储器剖析2115.9.2 查看性能剖析结果2125.9.3 查看存储器剖析报告2165.9.4 保存结果2165.10 覆盖率检测2185.10.1 启用代码覆盖2185.10.2 覆盖率的查看2235.10.3 覆盖率检测的过滤2265.10.4 覆盖信息报告2285.11 信号探测2315.12 采用JobSpy控制批处理仿真2335.12.1 JobSpy功能与流程2345.12.2 运行JobSpy2345.13 综合实例236实例5-1 三分频时钟的分析236实例5-2 同步FIFO的仿真分析244实例5-3 基2的SRT除法器的仿真分析250第6章 ModelSim的协同仿真2586.1 ModelSim与Debussy的协同仿真2596.1.1 Debussy工具介绍2596.1.2 Debussy配置方法263实例6-1 与Debussy的协同仿真2666.2 ModelSim与Matlab的协同仿真274实例6-2 与Matlab的协同仿真277实例6-3 与Simulink的协同仿真282实例6-4 使用cosimWizard进行协同仿真291第7章 ModelSim对不同公司 器件的后仿真3017.1 ModelSim对Intel器件的后仿真3027.1.1 QuartusPrime简介3027.1.2 后仿真流程304实例7-1 直接采用QuartusPrime调用ModelSim进行仿真305实例7-2 先用QuartusPrime创建工程，再用ModelSim进行时序仿真3187.2 ModelSim对Xilinx器件的后仿真3257.2.1 Vivado简介3257.2.2 后仿真流程326实例7-3 用VIVADO对全加器进行时序仿真326实例7-4 用VIVADO直接调用ModelSim进行时序仿真3367.3 ModelSim对Lattice器件的后仿真3417.3.1 Diamond简介3417.3.2 后仿真流程342实例7-5 用Diamond对全加器进行时序仿真342实例7-6 用Diamond完成布局绕线，使用ModelSim进行时序仿真348第8章 ModelSim的文件和脚本3518.1 SDF文件3528.1.1 SDF文件的指定和编译3528.1.2 VHDL的SDF3548.1.3 Verilog的SDF3548.1.4 SDF文件信息3568.2 VCD文件3588.2.1 创建一个VCD文件3588.2.2 使用VCD作为激励3608.2.3 VCD任务3618.2.4 端口驱动数据3628.3 Tcl和DO文件3648.3.1 Tcl命令3648.3.2 Tcl语法3648.3.3 ModelSim的Tcl时序命令3658.3.4 宏命令3668.3.5 本节实例368
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