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內容簡介：
本书详细介绍CMOS数字集成电路的相关内容，为反映纳米级别CMOS技术的广泛应用和技术发展，全书在第三版的基础上对晶体管模型公式和器件参数进行了修正，几乎全部章节都进行了重写，提供了反映现代技术发展水平和集成电路设计的新资料。全书共15章，第1章至第8章详细讨论MOS晶体管的相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理；第9章至第13章主要介绍应用于先进VLSI芯片设计的动态逻辑电路、半导体存储器、低功耗CMOS逻辑电路、算术组合模块、时钟电路与输入/输出电路；后两章分别讨论集成电路的产品化设计和可测试性设计这两个重要主题。
關於作者：
Sung-Mo Kang 曾任韩国科学技术院(KAIST)院长，兼任电气工程教授。他还曾是美国伊利诺伊大学厄巴纳一香槟分校电气和计算机工程系的系主任和教授，美国加州大学圣克鲁兹分校工程系主任，以及美国加州大学默塞德分校的名誉校长。Yusuf Leblebici 电气工程教授，在位于洛桑的瑞士联邦理工学院担任微电子系统实验室主任。他曾在土耳其萨班哲大学任微电子项目协调人，也曾是美国伍斯特理工学院电气和计算机工程副教授以及土耳其伊斯坦布尔科技大学电气工程副教授。Chulwoo Kim 韩国高丽大学电气和电子工程教授。他曾是美国加州大学洛杉矶分校和加州大学圣克鲁兹分校的客座教授，也曾在得克萨斯州奥斯汀的IBM微电子部门工作，参与单元处理器设计。王志功，男，东南大学信息科学与工程学院教授、博士生导师，东南大学射频与光电集成电路研究所所长。窦建华，合肥工业大学副教授，硕士生导师，主要从事电路理论、电子技术、通信电子线路、EDA的教学科研和IC设计方面的教学和科研工作。
目錄
目 录第1 章 概论 11.1 发展历史 11.2 本书的目标和结构 31.3 电路设计举例 61.4 VLSI 设计方法综述 121.5 VLSI 设计流程 141.6 设计分层 151.7 规范化、模块化和本地化的概念 181.8 VLSI 的设计风格 181.8.1 现场可编程门阵列(FPGA) 191.8.2 门阵列的设计 201.8.3 基于标准单元的设计 231.8.4 全定制设计 251.9 设计质量 261.9.1 可测试性 261.9.2 成品率和可制造性 271.9.3 可靠性 271.9.4 技术升级能力 281.10 封装技术 281.11 计算机辅助设计技术 301.11.1 综合工具 301.11.2 版图工具 301.11.3 仿真和检验工具 31习题 31第2 章 MOS 场效应管的制造 342.1 概述 342.2 制造工艺的基本步骤 342.2.1 nMOS 晶体管的制造 362.2.2 器件隔离技术 392.2.3 硅局部氧化(LOCOS) 392.2.4 多层互连结构和金属化 402.3 CMOS n 阱工艺 412.4 CMOS 技术的发展 452.5 版图设计规则 502.6 全定制掩模版图设计 52习题 55第3 章 MOS 晶体管 573.1 金属-氧化物-半导体(MOS)结构 573.2 外部偏置下的MOS 系统 603.3 MOS 场效应管(MOSFET)的结构和作用 623.3.1 阈值电压 643.3.2 MOSFET 工作状况的定性观察 683.4 MOSFET 的电流-电压特性 693.4.1 渐变沟道近似 693.4.2 沟道长度调制 733.4.3 衬底偏置效应 753.5 MOSFET 的收缩和小尺寸效应 763.5.1 全收缩(恒场强等比例收缩) 773.5.2 恒电压按比例收缩 783.5.3 短沟道效应的电流-电压方程 793.5.4 参数测量 833.5.5 小几何尺寸器件的阈值电压 873.5.6 窄沟道效应 913.5.7 小尺寸器件引起的其他限制 923.5.8 纳米级技术中的易变性 953.6 MOSFET 电容 993.6.1 氧化相关电容 1003.6.2 结电容 102习题 106第4 章 用SPICE 进行MOS 管建模 1094.1 概述 1094.2 基本概念 1094.3 一级模型方程 1114.4 二级模型方程 1144.4.1 电场迁移率的变化 1154.4.2 饱和情况下的沟道长度变化 1154.4.3 载流子速率饱和 1164.4.4 亚阈值电导 1164.4.5 其他小尺寸修正 1174.5 三级模型方程 1174.6 先进的MOSFET 模型 1184.7 电容模型 1184.8 SPICE MOSFET 模型的比较 121附录 典型SPICE 模型参数 122习题 127第5 章 MOS 反相器的静态特性 1285.1 概述 1285.1.1 电压传输特性(VTC) 1295.1.2 噪声抑制和噪声容限 1305.1.3 功率和芯片面积的考虑 1325.2 电阻负载型反相器 1335.2.1 VOH的计算 1345.2.2 VOL的计算 1345.2.3 VIL的计算 1355.2.4 VIH的计算 1355.2.5 功耗和芯片面积 1375.3 MOSFET 负载反相器 1405.3.1 增强型负载nMOS 反相器 1405.3.2 伪nMOS 反相器 1405.3.3 VOH的计算 1425.3.4 VOL的计算 1425.3.5 VIL的计算 1435.3.6 VIH的计算 1435.3.7 伪nMOS 反相器设计 1445.3.8 功耗和占用面积问题的考虑 1455.4 CMOS 反相器 1485.4.1 电路工作状态 1485.4.2 VIL的计算 1525.4.3 VIH的计算 1535.4.4 Vth的计算 1545.4.5 CMOS 反相器的设计 1575.4.6 CMOS 反相器的电源电压按比例减小 1605.4.7 功耗和占用面积问题的考虑 160附录 小尺寸器件CMOS 反相器的尺寸设计趋势 161习题 163第6 章 MOS 反相器的开关特性和体效应 1666.1 概述 1666.2 延迟时间的定义 1676.3 延迟时间的计算 1686.4 延迟限制下的反相器设计 1746.5 互连线电容的估算 1816.5.1 互连线电容估算 1846.5.2 互连线电阻的估算 1906.6 互连线延迟的计算 1906.6.1 RC 延迟模式 1906.6.2 Elmore 延迟 1916.7 CMOS 反相器的开关功耗 1966.7.1 功率表仿真 1986.7.2 功率-延迟积 2016.7.3 能量-延迟积 202附录 超级缓冲器的设计 202习题 204第7 章 组合MOS 逻辑电路 2087.1 概述 2087.2 带伪nMOS(pMOS)负载的MOS 逻辑电路 2087.2.1 双输入“或非”逻辑门 2087.2.2 VOH的计算 2097.2.3 VOL的计算 2097.2.4 多输入的一般“或非”结构 2117.2.5 “或非”门的瞬态分析 2117.2.6 双输入“与非”门 2137.2.7 多输入的一般“与非”门结构 2157.2.8 “与非”门的瞬态分析 2167.3 CMOS 逻辑电路 2177.3.1 CMOS NOR2(双输入“或非”门)逻辑门 2177.3.2 CMOS NAND2(双输入“与非”门)逻辑门 2217.3.3 简单CMOS 逻辑门的版图 2217.4 复杂逻辑电路 2227.4.1 复杂CMOS 逻辑门 2247.4.2 复杂CMOS 逻辑门的版图 2257.4.3 “与或非”和“或与非”逻辑门 2277.4.4 伪nMOS 复杂逻辑门 2287.4.5 采用纳米级技术的CMOS 逻辑电路的尺寸设计 2307.5 CMOS 传输门 232习题 239第8 章 时序MOS 逻辑电路 2448.1 概述 2448.2 双稳态元件的特性 2448.3 SR 锁存电路 2488.4 钟控锁存器和触发器电路 2528.4.1 钟控SR 锁存器 2528.4.2 钟控JK 锁存器 2548.4.3 主从触发器 2558.5 钟控存储器的时间相关参数 2578.6 CMOS 的D 锁存器和边沿触发器 2588.7 基于脉冲锁存器的钟控存储器 2628.8 基于读出放大器的触发器 2638.9 时钟存储器件中的逻辑嵌入 2648.10 时钟系统的能耗及其节能措施 265附录 266习题 269第9 章 动态逻辑电路 2729.1 概述 2729.2 传输晶体管电路的基本原理 2739.2.1 逻辑“1”切换 2749.2.2 逻辑“0”切换 2769.2.3 电荷的储存与泄放 2789.3 电压自举技术 2819.4 同步动态电路技术 2839.5 动态CMOS 电路技术 2879.5.1 CMOS 传输门逻辑 2879.5.2 动态CMOS 逻辑(预充电-定值逻辑) 2899.6 高性能动态逻辑CMOS 电路 2909.6.1 多米诺CMOS 逻辑 2909.6.2 NORA CMOS 逻辑(NP-多米诺逻辑) 2979.6.3 拉链式CMOS 电路 2999.6.4 真单相时钟(TSPC)动态CMOS 299习题 302第10 章 半导体存储器 30510.1 概述 30510.2 动态随机存储器(DRAM) 30910.2.1 DRAM 的结构 30910.2.2 DRAM 单元的历史演变过程 31010.2.3 DRAM 单元类型 31110.2.4 三晶体管DRAM 单元的工作原理 31210.2.5 单晶体管DRAM 单元的工作过程 31510.2.6 DRAM 操作模式 31910.2.7 DRAM 存储单元的漏电流和刷新操作 32110.2.8 DRAM 输入／输出电路 32210.2.9 DRAM 片上电压发生器 32610.3 静态随机存储器(SRAM) 32910.3.1 完全CMOS SRAM 单元 33110.3.2 CMOS SRAM 单元的设计方法 33210.3.3 SRAM 的运用 33410.3.4 SRAM 单元中的漏电流 33710.3.5 SRAM 读／写电路 33810.3.6 低压SRAM 33910.4 非易失存储器 34010.5 闪存 34910.5.1 NOR 闪存单元 35110.5.2 NAND 闪存单元 35210.5.3 多电平单元的概念 35410.5.4 闪存电路 35410.6 铁电随机存储器(FRAM) 355习题 357第11 章 低功耗CMOS 逻辑电路 36211.1 概述 36211.2 功耗综述 36211.2.1 开关功耗 36311.2.2 减少开关功耗的方法 36511.2.3 短路功耗 36511.2.4 泄漏功耗 36811.2.5 实际功耗举例 37011.3 电压按比例降低的低功耗设计 37111.3.1 电压按比例降低对功率和延迟的影响 37111.3.2 可变阈值CMOS(VTCMOS)电路 37311.3.3 多阈值CMOS(MTCMOS)电路 37411.3.4 流水线操作方法 37511.3.5 并行处理方法(硬件复制) 37711.4 开关激活率的估算和优化 37911.4.1 开关激活率原理 37911.4.2 减小开关激活率 38111.4.3 减少短脉冲干扰 38111.4.4 门控时钟信号 38211.5 减小开关电容 38311.5.1 系统级设计方法 38311.5.2 电路级设计方法 38411.5.3 掩模级设计方法 38411.6 绝热逻辑电路 38511.6.1 绝热开关 38511.6.2 绝热逻辑门 38611.6.3 分步充电电路 387习题 389第12 章 算术组合模块 39012.1 概述 39012.2 加法器 39012.2.1 CMOS 全加器电路 39012.2.2 并行加法器 39212.2.3 进位选择加法器 39212.2.4 超前进位加法器 39412.2.5 并行前缀加法器 39512.2.6 加法器设计中的折中 39712.3 乘法器 39812.3.1 阵列乘法器 39812.3.2 华莱士(Wallace)树乘法器 39912.3.3 布思(Booth)乘法器 40012.3.4 并行乘法器的整体设计 40112.4 移位器 401习题 402第13 章 时钟电路与输入/输出电路 40613.1 概述 40613.2 静电放电(ESD)保护 40613.3 输入电路 40813.4 输出电路和L(di/dt)噪声 41213.5 片内时钟生成和分配 41513.5.1 简单的时钟生成器 41513.5.2 锁相环 41513.6 闩锁现象及其预防措施 424附录 片上网络：下一代片上系统(SoC)的新模式 428习题 431第14 章 产品化设计 43314.1 概述 43314.2 工艺变化 43314.3 基本概念和定义 43414.3.1 电路参数 43414.3.2 1
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