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| 內容簡介： |
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本书是数字设计领域的经典教材，是作者牢固的理论功底、严谨的学术风范与丰富的实践经验的完美融合。原理方面涵盖高级（HDL）、低级（电子电路）以及“广泛中间级”（门电路、触发器和一些较高级的数字设计构件）的多层次基础知识，更加方便不同专业的教学内容选取；实践方面专注于Verilog一种实现语言，强调基于FPGA的设计，并且添加了更多应用实例。
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| 關於作者： |
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约翰·F. 韦克利（John F. Wakerly） 于斯坦福大学获得电子工程博士学位。他目前是思科系统公司广域网业务部主管工程项目的副总裁，还是斯坦福大学的兼职教授。他在数字设计、微型计算机体系结构、计算机可靠性等方面出版了50多部著作，并在电信与网络领域拥有13项专利。
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| 目錄：
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Contents
1 INTRODUCTION 1
1.1 About Digital Design1
1.2Analog versus Digital3
1.3Analog Signals7
1.4Digital Logic Signals7
1.5Logic Circuits and Gates9
1.6Software Aspects of Digital Design13
1.7Integrated Circuits16
1.8Logic Families and CMOS19
1.9CMOS Logic Circuits20
1.10Programmable Devices25
1.11Application-Specific ICs27
1.12Printed-Circuit Boards28
1.13Digital-Design Levels29
1.14The Name of the Game33
1.15Going Forward34
Drill Problems34
2 NUMBER SYSTEMS AND CODES 35
2.1Positional Number Systems36
2.2Binary, Octal, and Hexadecimal Numbers37
2.3Binary-Decimal Conversions39
2.4Addition and Subtraction of Binary Numbers42
2.5Representation of Negative Numbers44
2.5.1Signed-Magnitude Representation
2.5.2Complement Number Systems
2.5.3Two’s-Complement Representation
2.5.4Ones’-Complement Representation
2.5.5Excess Representations
2.6Two’s-Complement Addition and Subtraction48
2.6.1Addition Rules
2.6.2A Graphical View
2.6.3Overflow
2.6.4Subtraction Rules
2.6.5Two’s-Complement and Unsigned Binary Numbers
2.7Ones’-Complement Addition and Subtraction52
2.8Binary Multiplication54
2.9Binary Division56
2.10Binary Codes for Decimal Numbers57
2.11Gray Code602.12Character Codes62
2.13Codes for Actions, Conditions, and States64
2.14n-Cubes and Distance66
2.15Codes for Detecting and Correcting Errors67
2.15.1Error-Detecting Codes
2.15.2Error-Correcting and Multiple-Error-Detecting Codes
2.15.3Hamming Codes
2.15.4CRC Codes
2.15.5Two-Dimensional Codes
2.15.6Checksum Codes
2.15.7m-out-of-n Codes
2.16Codes for Transmitting and Storing Serial Data78
2.16.1Parallel and Serial Data
2.16.2Serial Line CodesReferences82
Drill Problems83
Exercises85
3SWITCHING ALGEBRA AND COMBINATIONAL LOGIC89
3.1Switching Algebra91
3.1.1Axioms
3.1.2Single-Variable Theorems
3.1.3Two- and Three-Variable Theorems
3.1.4n-Variable Theorems
3.1.5Duality
3.1.6Standard Representations of Logic Functions
3.2Combinational-Circuit Analysis104
3.3Combinational-Circuit Synthesis110
3.3.1Circuit Descriptions and Designs
3.3.2Circuit Manipulations
3.3.3Combinational-Circuit Minimization
3.3.4Karnaugh Maps
3.4Timing Hazards122
3.4.1Static Hazards
3.4.2Finding Static Hazards Using Maps
3.4.3Dynamic Hazards
3.4.4Designing Hazard-Free CircuitsReferences126
Drill Problems128Exercises129
4DIGITAL DESIGN PRACTICES133
4.1Documentation Standards133
4.1.1Block Diagrams
4.1.2Gate Symbols
4.1.3Signal Names and Active Levels
4.1.4Active Levels for Pins
4.1.5Constant Logic Signals
4.1.6Bubble-to-Bubble Logic Design
4.1.7Signal Naming in HDL Models
4.1.8Drawing Layout
4.1.9Buses
4.1.10Additional Schematic Information
4.2Circuit Timing154
4.2.1Timing Diagrams
4.2.2Propagation Delay
4.2.3Timing Specifications
4.2.4Sample Timing Specifications
4.2.5Timing Analysis Tools
4.3HDL-Based Digital Design165
4.3.1HDL History
4.3.2Why HDLs?
4.3.3EDA Tool Suites for HDLs
4.3.4HDL-Based Design FlowReferences172
Drill Problems
174Exercises176
5VERILOG HARDWARE DESCRIPTION LANGUAGE177
5.1Verilog Models and Modules179
5.2Logic System, Nets, Variables, and Constants184
5.3Vectors and Operators189
5.4Arrays193
5.5Logical Operators and Expressions194
5.6Compiler Directives197
5.7Structural Models198
5.8Dataflow Models203
5.9Behavioral Models Procedural Code205
5.9.1Always Statements and Blocks
5.9.2Procedural Statements
5.9.3Inferred Latches
5.9.4Assignment Statements
5.9.5begin-end Blocks
5.9.6if and if-else Statements
5.9.7case Statements
5.9.8Looping Statements
5.10Functions and Tasks220
5.11The Time Dimension224
5.12Simulation225
5.13Test Benches226
5.14Verilog Features for Sequential Logic Design232
5.15Synthesis232
References233
Drill Problems234
Exercises235
6BASIC COMBINATIONAL LOGICELEMENTS237
6.1Read-Only Memories ROMs240
6.1.1ROMs and Truth Tables
6.1.2Using ROMs for Arbitrary Combinational Logic Functions
6.1.3FPGA Lookup Tables LUTs
6.2Combinational PLDs246
6.2.1Programmable Logic Arrays
6.2.2Programmable Array Logic Devices
6.3Decoding and Selecti
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| 內容試閱：
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前言本书写给所有需要设计和构建真正的数字电路的读者。为达到这个目的，读者必须掌握数字电路的基本原理，同时理解它们在真实世界中是如何运转的。正是基于这一理念，我们选取了“原理与实践”这两大主题。
在过去的30年里，随着集成电路的速度和集成度的快速提高，数字设计实践经历了重大转变。过去，数字设计者用成千甚至上万的门电路和触发器来构建系统，因此专业课程的重点就是如何最小化和有效地利用芯片及板级资源。
今天，一个芯片可以包含几千万个晶体管，并且可以通过编程来构建片上系统。过去要实现这样的系统，需要用几百个包含上百万单个门电路和触发器的分立芯片。如今，产品开发能否成功更多地取决于设计团队正确、完整地定义产品详细功能的能力，而不是将需要的所有电路集成到一块电路板或芯片上的能力。因此，现代专业课程的重点是设计方法论和软件工具，包括硬件描述语言（HDL）。设计团队利用HDL便可以完成超大型分层数字系统的设计。
借助HDL，一方面可以看到典型设计的抽象层次变得更高，超越了单个门电路和触发器的层次。但与此同时，芯片级和电路板级数字电路的速度和集成度的提高，也迫使设计者必须在较低的电子电路级提升竞争力。
大多数优秀的数字设计师都精通或者至少熟悉上述两个抽象层次。本书提供了高级（HDL）、低级（电子电路）以及“广泛中间级”（门电路、触发器和一些较高级的数字设计构件）的多层次基础知识。
目标读者本书可以作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的入门教材或中级教材。对于计算机科学专业的学生，如果不熟悉基本电子学概念或者对数字器件的电气特性不感兴趣，可以跳过第14章，书中其他章节基本上都不需要这一章内容作为预备知识。另一方面，具有基本电子学基础的读者，则可通过阅读第14章来快速掌握数字电子学知识。
虽然本书是入门级的，但却比普通的入门教材包含更多内容。我希望常规课程采用书中不超过三分之二的材料，但是，每门课程所用到的是不同的三分之二。因此，请各位教师或读者按照自己的需要决定阅读内容。为了帮助大家做选择，我已经在可选章节的标题上打了星号。一般情况下，可以跳过这些章节而不影响后续必选章节的内容连贯性。此外，矩形文本框（如下所示）中的材料也是可以跳过的。
这是一个简单一些读者抱怨之前的版本太厚了，我缩减了这一版的篇幅，但依然要提醒大家注意：
的文本框示例不必一字不落地读完所有内容，打星号的章节都可以略过。
写在这种框里的内容通常也可以略过。
我要求出版社调大了字号（本书采用11磅字，而大部分科技类教材都采用10磅字），这样不仅阅读起来更加舒服，而且图表的位置也更加合理。随手翻开一页，你会发现大部分图表和对图表内容的讲解都位于同一页。（我亲自做的排版工作，着实花了一番心血。）本书的主题非常全面，在学习后续课程时，你可以再回头翻看相关知识点，甚至参加工作后，依然能从书里学到新东西。不过，教科书总会过时，难逃被丢进垃圾桶的厄运，但也有些“幸运儿”成了书架上的藏品，它的命运最终将系于读者之手。
有些课程会把本书当作中级教程或实验课本来使用。高年级学生可以跳过基础内容而直接进入感兴趣的章节。一旦掌握了基础知识，你会发现Verilog数字设计实例中包含更多重要的和有趣的知识。
建议读者好好利用贯穿全书的页边注释，这将帮助你把握重要的定义和知识点。
各章内容概述接下来简短介绍一下本书15章的主要内容。这可能会让你想起一般软件指南中所说的，“写给不喜欢阅读手册的人”。看过这部分后，也许你就不必阅读本书的剩余内容了。
第1章给出了一些基本定义和重要主题的预览，还有一点关于数字电路的内容，使读者在不深入阅读第14章的情况下可以顺利学习其他内容。
第2章介绍二进制数制和编码。在软件课程中已经熟悉二进制数制的读者，仍需要阅读2.10～2.13节，以便理解硬件是如何使用二进制编码的。高年级学生可以阅读2.14节和2.15节，其中清楚地介绍了检错码。每个读者都应该阅读2.16.1节，因为在许多现代系统中都要用到它。
第3章讲解组合逻辑设计原理，包括开关代数、组合电路分析、综合与最小化。
第4章从文档标准开始介绍各种数字设计实践，文档标准可能是设计者开始实践时的第一步，也是很重要的一步。然后介绍定时的概念，特别是组合电路的定时，最后以关于HDL、设计流程和工具的讨论结束。
第5章是关于Verilog的教程和参考资料，Verilog是本书剩余部分所采用的硬件描述语言。所有读者都应该阅读前几节内容，但是部分读者可能希望跳过其余内容，直到需要时再开始阅读。这也是没问题的，因为新的Verilog结构集中在后续章节（主要是第6章），第一次用到时才会进行讲述。
第6章描述了两个通用的组合构件ROM和PLD。然后介绍两个最常用的功能构件—译码器和多路复用器，每一个都会给出门级和基于Verilog的设计。读者可以从这里直接跳到第9章的状态机，然后再回到第7章和第8章。
第7章继续讨论门级和用Verilog实现的组合构件，包括三态器件、优先编码器、异或门和奇偶函数以及比较器，然后用一个非平凡“随机逻辑”函数的Verilog设计实例引出结论。
第8章讨论实现算术功能的组合电路，包括加法和减法、移位、乘法和除法。
第9章介绍使用D触发器的传统状态机，包括采用状态表、状态图、ASM图和Verilog的状态机的分析和综合。
第10章介绍其他时序元件，包括锁存器、边沿触发器件及其Verilog行为模型。这一章还描述了用典型的FPGA实现的时序元件，并为感兴趣的读者准备了关于时序型PLD和反馈时序电路的章节。
第11章重点讲解两个最常用的时序电路构件—计数器和移位寄存器，包括它们的应用，以及门级和基于Verilog的例子。
第12章包含关于如何采用Verilog对状态机建模的更详细的内容，以及更多例子。
第13章讨论时序电路设计的重要实际概念，包括同步系统结构、时钟和时钟偏移、异步输入和亚稳定性，以及一个用Verilog实现的双时钟同步的详细例子。
第14章介绍数字电路运算，重点在于逻辑器件的外部特性。学习起点是基础的电子学知识，包括电压、电流和欧姆定律。对于如何使真实电路运作起来不感兴趣的读者，或者有权把这项辛苦活交给别人完成的读者可以跳过本章。
第15章全部都是关于存储器件和FPGA的内容。存储器方面包括只读存储器以及静态、动态读写存储器的内部电路和功能行为特性。最后一节会详细介绍Xilinx 7系列的FPGA结构。
大多数章节都包含参考资料、训练题和练习题。训练题通常是简答题或“轻而易举”的问题，可以直接根据书中材料给出答案，而练习题通常需要花时间仔细思考。第14章的训练题尤其广泛，是为了帮助非电子工程师能较容易地理解本章内容而专门设计的。
与第4版的区别对于用过本书之前版本的读者和教师而言，除了普通的更新之外，第5版还有以下关键的不同之处。
新版只涉及Verilog，没有VHDL。在不同语言之间跳转只会使人分神。另外，Verilog及其后继SystemVerilog是目前非官方背景下所选择的HDL。推荐大家阅读Steve Golson和Leah Clark的论文，“再论21世纪的语言之争：Verilog与VHDL”（2016 Synopsys Users Group Conference）。这是一篇精彩纷呈且论据充足的论文，如果你不想阅读全文的话，可以直接跳到最后一节。
新版有更多HDL的例子，更加强调设计流程和测试平台，包括纯粹的激励和自检信号。
对于并非旨在培养电子工程师的计算机工程专业的学生，为了使本书更容易阅读，关于CMOS电路的详细内容移到了第14章，而在第1章中加入了最少量的电子学知识，这样，学生就可以跳过整个关于CMOS的章节。
关于TTL、SSI、MSI、74系列逻辑、PLD以及CPLD的内容都删除了。
简化了卡诺图化简的内容。
尽管第5章依然是关于Verilog的综合性教程和参考资料，但Verilog的概念也散布在第6章和第7章的文本框中。它们会在需要相关知识点的地方及时出现，学生可以直接在那里找到“好东西”。
更强调基于FPGA的设计、FPGA结构特性、综合结果以及权衡。
原来关于组合逻辑元件的一章被分成了三章，以便有需要的读者可以直接从一开始就跳到状态机的内容。而且，还可以在最后讲解更多算术运算电路的内容。
用一整章内容讲解如何用Verilog实现状态机，包括许多例子。
关于同步设计方法论的章节目前包含一个详细的控制单元加数据通路的例子，以及一个关于采用异步FIFO的交叉时钟域的综合例子。
希望我在书里开的玩笑不会太糟糕。
数字设计软件工具书中所有Verilog的例子都是采用Xilinx Vivado套件编译和测试的，这个套件包括以Xilinx 7系列FPGA为目标器件的Verilog、SystemVerilog以及VHDL。然而，这些例子一般并不特别要求采用Vivado编译，甚至不要求目标器件是Xilinx或任何其他FPGA。本书不包含关于Vivado的教程，而Xilinx有丰富的在线资源可供参考。因此，读者可以将本书与任何Verilog工具一起使用，包括下面提及的工具。
可以从Xilinx下载免费的Vivado“Webpack”版本。这个版本支持较小型的7系列FPGA，带有Zynq Soc的FPGA以及评估板。这是一个庞大的文件，超过10GB，但也是一个综合工具套件。支持前7系列FPGA以及较小型Zynq FPGA的Xilinx ISE（Integrated Software Environment）也包含在免费的“Webpack”版本中。注意，“legacy”模式支持ISE，而自从2013年后，ISE就再也没有更新过。要获取任何一种套件，可以登录www.xilinx.com，搜索“Webpack download”。
如果你正在使用Altera（现在是Intel的一部分了）器件，他们还提供了不错的“大学计划”和工具。你可以搜索“Altera university support”，然后导航到“For Student”网页。免费的工具包括Quartus Prime Lite版本，用于以入门级FPGA和CPLD为目标器件的Verilog、SystemVerilog和VHDL设计。还有一个配套的ModelSim模拟软件初始版本，这一版本也是符合工业标准的。
Altera和Xilinx都提供廉价的评估板，适用于直接或通过第三方等效实现基于FPGA的学生项目。这样的评估板可以包括开关、LED、模拟数字转换器以及运动传感器
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