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| 內容簡介： |
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《电子设计自动化》以详细的实例介绍了VHDL.硬件描述语言和可编程逻辑器件、NiosⅡ嵌入式系统开发流程，可以使读者较快地了解可编程逻辑器件和NiosⅡ嵌入式系统先进的设计方法、开发流程和开发手段。全书共七章，主要包括CPLD／FPGA的基本知识、CPLD／FPGA基本开发流程、VHDL语法与使用实例、状态机设计方法、基于QuartusⅡ软件的多种逻辑设计流程、NiosⅡ嵌入式系统软／硬件设计流程和数字系统设计实例。《电子设计自动化》以实践为基础，图文并茂，开发流程完整详尽，可作为高职高专院校应用电子技术、电子信息工程技术、通信、电气自动化等专业学生的学习或实训教材，亦可作为电子设计竞赛VHDL硬件描述语言与CPLD／FPGA开发赛前辅导参考资料，也可供电子类在职研究开发人员和技术人员参考。
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| 目錄：
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第1章 可编程逻辑器件
1.1 可编程逻辑器件PLD基本结构
1.1.1 可编程逻辑器件概述
1.1.2 可编程逻辑器件基本结构
1.1.3 可编程逻辑器件编程技术
1.2 PAL和GAL器件
1.2.1 PAL器件的基本结构
1.2.2 GAL器件的基本结构
1.3 CPLD基本结构
1.3.1 Xilinx公司XC7300系列器件结构
1.3.2 Ahem公司MAX7000系列器件结构
1.3.3 Ahera公司FLEXIOK系列器件结构
1.4 FPGA基本结构
本章小结
习题
第2章 QuartusⅡ软件基本设计流程
2.1 可编程逻辑器件设计流程
2.2 硬件描述语言逻辑设计流程
2.2.1 建立新工程
2.2.2 建立硬件描述语言逻辑设计源文件
2.2.3 编译器选项设置
2.2.4 器件引脚配置
2.2.5 设计编译
2.2.6 查看编译后结果
2.2.7 逻辑功能仿真分析
2.2.8 时序分析
2.2.9 器件编程
2.2.10 硬件描述语言逻辑设计流程实训题目
2.3 原理图逻辑设计OQs程
2.3.建立新工程
2.3.2 创建新原理图文件
2.3.3 放置元器件符号
2.3.4 定义输入和输出引线
2.3.5 逻辑符号之间的连接
2.3.6 建立默认逻辑符号
2.3.7 原理图逻辑设计流程实训题目
本章小结
第3章 VHDL硬件描述语言初阶
3.1 VHDL基本结构
3.1.1 VHDL最小结构
3.1.2 VHDL基本结构
3.1.3 VHDL基本语句
3.2 VHDL语言数据类型及运算操作符
3.2.1 VHDL数据对象
3.2.2 VHDL基本数据类型
3.2.3 VHDL预定义属性
3.2.4 VHDL逻辑运算符
3.2.5 VHDL关系运算符
3.2.6 VHDL算术运算符
3.2.7 VHDL并置运算符
3.2.8 VHDL符号运算符
3.2.9 VHDL省略赋值操作符
3.2.1 0VHDL并列符
3.3 VHDL，顺序处理语句
3.3.1 信号代人语句
3.3.2 变量赋值语句
3.3.3 case语句
3.3.4 1f语句
3.3.5 loop语句
3.3.6 next语句
3.3.7 exit语句
3.3.8 wait语句
3.3.9 null语句
3.4 VHDL并行处理语句
3.4.1 进程process语句
3.4.2 并发信号代人语句
3.4.3 条件信号代人语句
3.4.4 选择信号代人语句
3.4.5 块block语句
3.4.6 元件声明／元件例化component语句
3.4.7 生成generate语句
3.5 VHDI.库和程序包
3.5.1 VHDL库
3.5.2 VHDL程序包
3.6 VHDL子程序
3.6.1 函数语句
3.6.2 过程语句
3.7 组合逻辑电路设计示例
3.7.1 逻辑门电路设计示例
3.7.2 编码器设计示例
3.7.3 译码器设计示例
3.7.4 数据选择器设计示例
3.7.5 运算器设计示例
3.7.6 奇偶校验电路设计示例
3.8 时序逻辑电路设计示例
3.8.1 基本触发器示例
3.8.2 寄存器示例
3.8.3 计数器示例
3.8.4 序列信号发生器示例
本章小结
习题
第4章 硬件描述语言逻辑设计进阶
4.1 状态机设计
4.1.1 Moore型状态机设计方法
4.1.2 Mealy型状态机设计方法
4.1.3 MDS图设计方法
4.1.4 SM图设计方法
4.2 硬件描述语言层次化设计
4.2.1 “自上而下”层次化设计概述
4.2.2 VHDL层次化设计方法
本章小结
习题
第5章 QuartusⅡ软件混合设计流程
5.1 LPM参数化宏模块逻辑设计流程
5.1.1 建立新工程
5.1.2 创建加法器宏模块符号
5.1.3 创建减法器宏模块符号
5.1.4 创建乘法器宏模块符号
5.1.5 创建除法器宏模块符号
5.1.6 创建数据选择器宏模块符号
5.1.7 顶层逻辑设计
5.1.8 LPM参数化宏模块逻辑设计流程实训题目
5.2 层次化设计流程
5.2.1 建立新工程
5.2.2 创建4位加法器模块符号
5.2.3 创建4位减法器模块符号
5.2.4 创建2选1数据选择器模块符号
5.2.5 创建七段显示译码器模块符号
5.2.6 顶层逻辑设计
5.2.7 层次逻辑设计浏览
5.2.8 层次化设计流程实训题目
5.3 存储器逻辑设计流程
5.3.1 建立新工程
5.3.2 创建存储器初始化文件
5.3.3 创建存储器模块符号
5.3.4 创建正弦波信号发生器原理图
5.3.5 正弦波信号发生器逻辑功能仿真
5.3.6 使用嵌入式逻辑分析仪SignalTapⅡ
5.3.7 使用在系统嵌入式寄存器数据编辑器
5.3.8 移出嵌入式逻辑分析仪SignalTapⅡ
5.3.9 存储器逻辑设计流程实训题目
5.4 嵌人式锁相环PLL模块设计流程
5.4.1 建立新工程
5.4.2 创建锁相环PLL模块
5.4.3 锁相环分频输出时序仿真
5.4.4 嵌入式锁相环PLL模块设计流程实训题目
本章小结
第6章 iosⅡ嵌入式系统软硬件设计流程
6.1 型NiosⅡ嵌人式系统开发流程
6.2 生成可调试的NiosⅡ系统
6.3 生成NiosⅡ系统顶层原理图
6.4 NiosⅡ系统下载
6.5 NiosⅡ系统软件编写
6.6 NiosⅡ系统软件调试
6.7 NiosⅡ嵌人式系统开发流程
实训题目
本章小结
第7章 字系统设计实训
7.1 数字系统设计实训Ⅱ
7.1.1 数字钟系统总体设计
7.1.2 数字钟系统底层模块设计流程
7.1.3 数字钟系统中层模块设计流程
7.1.4 数字钟系统顶层模块设计流程
7.1.5 数字钟系统顶层模块层次结构与设计下载验证
7.1.6 数字钟实训题目
7.2 数字系统设计实训2
7.2.1 可调低频正弦波信号发生器总体设计
7.2.2 可调低频正弦波信号发生器底层模块设计流程
7.2.3 可调低频正弦波信号发生器顶层模块设计流程
7.2.4 可调低频正弦波信号发生器设计验证
7.2.5 可调低频正弦波信号发生器设计实训题目
7.3 数字系统设计实训3
7.3.1 NiosⅡ嵌入式软核基本硬件环境的建立
7.3.2 NiosⅡ嵌入式系统软件开发
本章小结
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